1、在芯片設計中關鍵路徑的延時決定了電路的主頻性能，是芯片性能提升的瓶頸。通過優(yōu)化關鍵路徑提高電路性能成為當今的研究熱點。一方面激烈的市場競爭和芯片規(guī)模日益復雜，對產品的研發(fā)時間提出了嚴峻的挑戰(zhàn)，能實現(xiàn)最短關鍵路徑的全定制設計方法已經(jīng)不能滿足設計時間和成本的要求。另一方面，為了兼顧設計時間和性能，通常采用基于標準單元的半定制設計方法，但是受限于標準單元庫有限的驅動能力和數(shù)量，導致對關鍵路徑優(yōu)化不足，無法實現(xiàn)最短延時。
　　 為此，本

2、文提出基于可擴展標準單元的半定制電路設計方法。采用邏輯功效模型分析關鍵路徑，根據(jù)分析結果構建具有完備驅動能力的擴展單元庫，采用邏輯功效算法優(yōu)化關鍵路徑，使得路徑每一級單元的門功效相等，從而獲得最短延時。方法可根據(jù)設計需求任意擴展標準單元，能夠實現(xiàn)設計自動化，具有良好的可移植性，適用于主流工藝。以處理器芯片為實驗電路，使用TSMC的4種工藝分別設計和仿真。經(jīng)過實驗仿真和驗證，主流工藝下基于可擴展標準單元的半定制電路設計方法能夠有效地縮短關