1、時鐘占空比校準電路(Duty Cycle Corrector,DCC)用于在系統(tǒng)中產生一個占空比為50％的時鐘,具有非常重要的實際應用及理論研究價值。論文概述了傳統(tǒng)占空比校準技術,并在此基礎上研究并設計了模擬和數字兩個高速DCC電路。
　　 模擬高速DCC電路:首先建立了閉環(huán)結構DCC中校準環(huán)路的系統(tǒng)級模型,重點分析了環(huán)路傳輸特性與DCC整體性能的關系,從理論上推導了環(huán)路建立速度、精度及穩(wěn)定性等各項指標與實際電路設計參數的關系。

2、模擬高速DCC電路使用差分結構的電路形式以提高電路工作速度,提出了一種帶有前置低通濾波的連續(xù)時間積分器結構的檢測級,采用源耦合邏輯設計了時鐘緩沖器,并對緩沖器鏈的功耗進行了優(yōu)化設計?；贑hartered0.18μm CMOS工藝設計了電路和版圖,后仿真結果表明:電路可校準頻率范圍為500MHz～4GHz,可校準輸入占空比范圍為30％～70％,校準誤差小于±0.5％,建立時間小于1μs,其性能指標達到了設計要求。
　　 數字高速

3、DCC電路:采用半周期延遲線及鎖存器合成時鐘的方法實現50％的輸出占空比。設計了一種用于半周期延遲線的新型的基于預充電邏輯的基本延遲單元結構；同時,設計了一種應用于合成級的優(yōu)化的鎖存器結構,以減小S→Q和R→Q兩條路徑的失配?；贑hartered0.18μm CMOS工藝設計了電路、版圖并進行了流片,測試結果表明:電路可校準頻率范圍為400MHz～2GHZ,可校準輸入占空比范圍為20％～80％,校準誤差小于±3.5％,其性能指標達到了