1、集成電路工藝尺寸持續(xù)發(fā)展，電路中高寬比越來越大，相鄰信號線之間的耦合電容對電路產生的串擾影響越來越嚴重，尤其是串擾引起的時延問題，嚴重時將導致電路不能工作在正常的時鐘周期內。考慮串擾的定時分析在芯片布局布線后根據(jù)耦合電容對電路的影響來對電路的時序進行更準確地預估，可有效的指導電路的物理設計和修改。定時分析分為快速的靜態(tài)定時分析（Static Timing Analysis, STA）和慢速準確的基于向量的仿真，即動態(tài)定時分析。其中，靜態(tài)

2、定時分析直接通過靜態(tài)的方法分析電路的拓撲結構，尤其在面對大規(guī)模電路的時候非常有效。因此，靜態(tài)定時分析作為對電路性能分析的一個必要環(huán)節(jié)，在設計流程中普遍使用。
　　本文在串擾研究的基礎上，將考慮串擾的靜態(tài)定時分析方法集成到華大九天軟件有限公司電子設計自動化（Electronic Design Automatic，EDA）工具ICExplorer中，同時實現(xiàn)了基于時間窗口和跳變圖兩種靜態(tài)定時分析的商業(yè)化。在動態(tài)定時分析方面，采用HSP

3、ICE仿真電路，對靜態(tài)定時分析結果進行驗證。本文的主要工作包括：
　　1.概述串擾效應的產生及其相關分析方法。包括串擾效應的模型、對電路的影響、串擾時延值的計算以及電路中目標串擾源的選擇方法。
　　2.研究了靜態(tài)定時分析的相關知識。包括傳統(tǒng)定時分析方法和考慮串擾的靜態(tài)定時分析，后者又包括基于時間窗口和跳變圖兩種方法，并對考慮串擾的靜態(tài)定時分析過程進行了介紹。
　　3.分析了動態(tài)定時分析的相關概念，包括通路的概念和分類，

4、時延故障模型、時延測試通路的選擇以及測試生成的方法，EDA工具動態(tài)仿真。
　　4.本文最重要的貢獻是實現(xiàn)了基于時間窗口和跳變圖兩種考慮串擾的靜態(tài)定時分析的EDA應用。詳細介紹了所應用的STA工具的介紹，實驗平臺搭建，系統(tǒng)流程，靜態(tài)和動態(tài)定時分析的具體實現(xiàn)與實驗驗證。
　　最后針對商業(yè)電路的實驗結果表明，串擾效應確實影響電路中通路的時延，相比于時間窗口，基于跳變圖的方法能夠更精確的表示信號線的跳變時間，刪除更多的虛假串擾源，對