1、隨著集成電路制造工藝水平的不斷提高，使得0.18um及更小尺寸的設(shè)計(jì)成為可能，單位面積芯片上所能容納或集成的晶體管數(shù)目越來(lái)越多，這時(shí)人們?cè)O(shè)計(jì)集成電時(shí)不僅要考慮傳統(tǒng)VLSI設(shè)計(jì)中的時(shí)序、面積問(wèn)題，更重要的是要在信號(hào)完整性方面做很多工作。在高速、小尺寸和低電壓的情況下，系統(tǒng)對(duì)穩(wěn)定性的要求更加苛刻，在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中若忽略了信號(hào)完整性，就有可能導(dǎo)致流片失敗或難以達(dá)到性能指標(biāo)，從而使得整個(gè)設(shè)計(jì)的成本大幅度增加。信號(hào)完整性內(nèi)容包括串?dāng)_，IR_Dro

2、p，電遷移，天線效應(yīng)等問(wèn)題，在深亞微米集成電路設(shè)計(jì)階段，如何保證信號(hào)完整性方面不出現(xiàn)問(wèn)題是設(shè)計(jì)工程師所面臨的巨大挑戰(zhàn)。　　本文首先介紹了在深亞微米集成電路設(shè)計(jì)中所表現(xiàn)出來(lái)的信號(hào)完整性問(wèn)題，對(duì)信號(hào)完整性的內(nèi)容及起因進(jìn)行了深入的分析，鑒于目前大多數(shù)數(shù)字電路設(shè)計(jì)都是采用半定制，文中對(duì)半定制工具中的采用的互連延時(shí)模型進(jìn)行了介紹，并以此為理論依據(jù)針對(duì)本文所設(shè)計(jì)的全定制模塊提出了一套深亞微米集成電路全定制版圖設(shè)計(jì)信號(hào)完整性問(wèn)題的解決方案。對(duì)于全定

3、制設(shè)計(jì)而言，分析信號(hào)完整性問(wèn)題在國(guó)內(nèi)還處于起步階段，所能用到的工具也相對(duì)缺乏，目前專門用于解決全定制版圖設(shè)計(jì)信號(hào)完整性問(wèn)題的工具還沒(méi)有，如何利用現(xiàn)有的EDA工具準(zhǔn)確的分析和解決信號(hào)完整性問(wèn)題是本文的創(chuàng)新之處。采用此方案的全定制模塊用在一通用CPU中流片成功，這說(shuō)明本文提出的這套方案是切實(shí)可行的，這套解決方案對(duì)于當(dāng)前深亞微米以及甚深亞微米基于全定制模塊的數(shù)字電路設(shè)計(jì)有著重大的意義。同時(shí)，也有利于指導(dǎo)我們下一步時(shí)鐘頻率更高的全定制模塊的信號(hào)