1、超大規(guī)模集成電路設(shè)計在過去的20年歷經(jīng)多次變革,如今,新的挑戰(zhàn)-低功耗離我們漸行漸近。
　　 世界上最先進半導(dǎo)體廠商已將45nm產(chǎn)品達到量產(chǎn)規(guī)模,特征尺寸的縮小對設(shè)計工程師而言,芯片面積更小,頻率更高,但隨之而來的卻是功耗的犧牲。最明顯的就是漏電功耗的驚人增大。180nm或之前的工藝,漏電功耗在整個功耗中所占的比例極其微小,但不幸的是在130nm之后隨著閾值電壓的減小,漏電功耗指數(shù)級地上升。65nm工藝,漏電功耗甚至和動態(tài)功耗比

2、肩。以往單純追求高速的設(shè)計理念將不合時宣,低功耗將是今后IC設(shè)計的主流。
　　 本文旨在研究支持低功耗技術(shù)的標(biāo)準(zhǔn)單元庫。
　　 首先,回顧了電路功耗的基本概念,構(gòu)成,分類以及降低功耗的主體思想。并且介紹了主流低功耗技術(shù)。
　　 在低功耗技術(shù)中,標(biāo)準(zhǔn)單元庫至關(guān)重要,在提出了本文論題“如何設(shè)計支持功耗技術(shù)的標(biāo)準(zhǔn)單元庫”的問題后,引入了構(gòu)成低功耗標(biāo)準(zhǔn)單元庫的主要單元電路(Power Gating/Isolation/L