基于System Verilog-VMM的仿真環(huán)境設(shè)計(jì)及其應(yīng)用.pdf_第1頁
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文檔簡介

1、在當(dāng)今百萬甚至上千萬門級(jí)的ASIC設(shè)計(jì)中，驗(yàn)證消耗了整個(gè)設(shè)計(jì)投入的大約70％，已經(jīng)成為項(xiàng)目的關(guān)鍵路徑。如何解決芯片的驗(yàn)證效率和驗(yàn)證質(zhì)量已成為當(dāng)今芯片設(shè)計(jì)的當(dāng)務(wù)之急。本文介紹的是以 Verilog編寫的RTL設(shè)計(jì)做為被測試目標(biāo)，基于System Verilog驗(yàn)證語言以及其自帶的強(qiáng)大的驗(yàn)證方法學(xué)結(jié)合SYNOPSYS公司的VCS仿真工具完成模塊級(jí)的驗(yàn)證新方法。該方法主要是針對(duì)于數(shù)字邏輯模塊的功能驗(yàn)證階段，融合了隨機(jī)測試等驗(yàn)證手段來保證驗(yàn)證的

2、正確性、全面性。
　　論文對(duì)當(dāng)今幾種主流的驗(yàn)證語言進(jìn)行了詳細(xì)的比較，并且重點(diǎn)介紹了System Verilog這種驗(yàn)證語言的特點(diǎn)和優(yōu)勢所在，同時(shí)對(duì)其中的VMM方法學(xué)和標(biāo)準(zhǔn)驗(yàn)證架構(gòu)做了詳細(xì)的闡述和講解。此外，文章從一名 ASIC驗(yàn)證人員的角度，著重介紹了在芯片開發(fā)過程中一名驗(yàn)證人員對(duì)一個(gè)模塊的完整的驗(yàn)證流程，并通過對(duì)流程中的每一階段所需工作的具體講解，給出一些驗(yàn)證過程中需要注意的細(xì)節(jié)。
　　論文中通過對(duì) SystemVeril

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