1、隨著集成電路的特征尺寸進入納米量級，持續(xù)降低的工作電壓、急劇升高的工作頻率以及明顯提高的集成密度等原因，導致軟錯誤率快速攀升。作為集成電路關鍵的應用領域之一，也是微處理器的核心部分，控制器對于軟錯誤的容忍能力直接決定了微處理器芯片乃至整個系統(tǒng)的健壯性。另外，集成電路設計規(guī)模和設計復雜度的不斷上升，使得傳統(tǒng)的自動測試設備成本持續(xù)增加，對控制器的測試尤為困難。因此，具有自恢復、內建自測試等容錯性能的控制器設計研究越來越受到人們的關注。

2、 軟錯誤主要分為單事件翻轉(SEU)和單事件瞬態(tài)(SET)兩類。本文對容SEU控制器的設計展開了研究，主要工作如下： 首先，對Chaitin's染色算法加以改進之后編程實現(xiàn)，用于有限狀態(tài)機的拆分，程序可自動生成供綜合、仿真之用的各種自恢復結構的Verilog及其他文件。 其次，將三模冗余(TMR)和雙模冗余(DMR)兩種容錯結構分別與令牌控制邏輯相結合，提出兩種令牌加固(Hardening Token)容錯結構，即三模

3、冗余令牌結構(TMR-Token)和雙模冗余令牌結構(DMR-Token)。它們對發(fā)生在狀態(tài)寄存器的SEU可以通過自恢復機制實現(xiàn)容錯；當令牌寄存器發(fā)生SEU時，TMR-Token結構由于將令牌寄存器復制了三份，通過voter單元可以過濾掉其中一個備份的SEU從而保證令牌輸出正確，而DMR-Token結構的C-element單元則利用兩個備份寄存器內容的不一致性阻塞SEU對令牌輸出的影響。 最后，對Bypass Pipeline(