1、隨著現(xiàn)代通信事業(yè)的發(fā)展，對數(shù)據(jù)傳輸速率和帶寬的要求越來越高，因此經常依據(jù)時分復用的原理，通過數(shù)字復接與分接（簡稱數(shù)字復接技術）來實現(xiàn)不同速率等級數(shù)據(jù)碼流的合并與分離，以充分合理地利用傳輸信道。 數(shù)字復接技術應用的非常廣泛，如在公共數(shù)據(jù)網形成了E1、T1等體系，但其設備大多采用大規(guī)模ASIC芯片實現(xiàn)，迄今為止較少用FPGA實現(xiàn)數(shù)字復接系統(tǒng)的專用芯片。在數(shù)字復接系統(tǒng)中，收端的分接器如何準確高效地接收、分離、轉發(fā)復用信號是整個系統(tǒng)重要

2、環(huán)節(jié)。本文在結合具體項目需求的基礎上，研究一種針對異步串行數(shù)據(jù)的專用分接器及其在FPGA上的實現(xiàn)。由于需要進行傳輸數(shù)據(jù)的速度轉換，因此實現(xiàn)分接器必將涉及數(shù)字系統(tǒng)的異步設計，這是用FPGA實現(xiàn)數(shù)字分接器的難點。本文首先深入分析了FPGA平臺異步信號的行為，給出異步信號傳輸?shù)慕鉀Q方案及分接器整體的時序設計，其中本文提出的“結繩法”同步器可以較好地解決快時鐘域信號向慢時鐘域過渡的問題。在此基礎上重點研究在跨時鐘域環(huán)境下，分接器的位同步、幀同步