1、目前，集成電路測(cè)試面臨兩個(gè)大的問(wèn)題：測(cè)試時(shí)間過(guò)長(zhǎng)和測(cè)試功耗過(guò)高。而隨著集成電路不斷復(fù)雜化，測(cè)試變得更加困難。特別是對(duì)基于復(fù)用思想的SoC，雖然這種設(shè)計(jì)思想有利于減少設(shè)計(jì)成本，縮短上市時(shí)間，但測(cè)試這樣復(fù)雜的系統(tǒng)變得異常困難。所以如何對(duì)集成電路進(jìn)行高效的測(cè)試變得越來(lái)越重要。 本文以縮短測(cè)試時(shí)間和減少測(cè)試功耗為目標(biāo)，首先介紹了一種新的低功耗的BIST結(jié)構(gòu)，并在此基礎(chǔ)上提出了一種新的基于低功耗BIST結(jié)構(gòu)的系統(tǒng)芯片測(cè)試方法。這種測(cè)試方法

2、的主要思想是：將系統(tǒng)芯片中的多個(gè)核分成若干個(gè)大小不同的組，每個(gè)組使用一個(gè)由線性反饋移位寄存器和映射邏輯組成的低功耗內(nèi)建自測(cè)試結(jié)構(gòu)來(lái)進(jìn)行測(cè)試，其中，線性反饋移位寄存器和映射電路是用來(lái)產(chǎn)生有用測(cè)試向量的，也就是說(shuō)，通過(guò)映射邏輯可以將無(wú)貢獻(xiàn)的測(cè)試向量過(guò)濾掉。組與組之間的核進(jìn)行并行測(cè)試，組內(nèi)各個(gè)核進(jìn)行串行測(cè)試。整個(gè)結(jié)構(gòu)在給定的測(cè)試功耗限制下，以測(cè)試時(shí)間為優(yōu)化目標(biāo)，使測(cè)試時(shí)間最短。這種測(cè)試方法的特點(diǎn)是：首先本方法不用外部ATE，也不依賴片上存儲(chǔ)設(shè)

3、備；其次本方法是用低功耗BIST來(lái)產(chǎn)生SoC測(cè)試時(shí)所需要的測(cè)試向量，大大減少了測(cè)試功耗、減少了測(cè)試時(shí)間；第三，本結(jié)構(gòu)中，部分核共用一個(gè)BIST結(jié)構(gòu)，減少了硬件開(kāi)銷(xiāo)。實(shí)驗(yàn)結(jié)果表明本測(cè)試方法不僅大大減少了測(cè)試時(shí)間和功耗，而且代價(jià)不大。 接著本文又提出了一種新的基于狀態(tài)種子的BIST策略，這種策略的主要思想是：通過(guò)統(tǒng)計(jì)LFSR的有用狀態(tài)及其運(yùn)行時(shí)間，發(fā)現(xiàn)LFSR的有用狀態(tài)和運(yùn)行時(shí)間所需要的存儲(chǔ)空間很小，所以本策略是直接存儲(chǔ)LFSR的狀