1、卷積碼是一種糾錯編碼，它可以對連續(xù)的數據流進行處理；Viterbi譯碼算法是一種對無記憶信道卷積碼進行譯碼的最大似然譯碼算法，使用Viterbi譯碼算法的卷積碼已成為現代通信系統(tǒng)不可缺少的信道編碼方案。
　　RAKE接收是CDMA系統(tǒng)抗多徑衰落的一種十分有效的方法，它是分別對每一路所接收的信號進行解調，然后疊加輸出達到增強接收效果的目的。
　　該課題所設計Viterbi譯碼是針對(3，1，9)卷積碼的硬判決譯碼，數據速率為9

2、.6kbps；RAKE接收機所接收的數據是擴頻因子為127、加入導頻且經QPSK調制的擴頻信號，使用Verilg硬件描述語言在Xilinx公司的ISE環(huán)境下在用現場可編程門陣列(FPGA)來實現Viterbi譯碼器和RAKE接收機的功能。
　　本文簡要介紹了卷積碼、Viterbi譯碼和RAKE接收機的原理，詳細描述了在FPGA中實現Viterbi譯碼和RAKE接收機的方法。對于Viterbi譯碼器，描述了適用于小約束度、結構簡單、

3、資源耗費較大的全并行Viterbi譯碼器和使用于大約束度、結構復雜、資源耗費較小的優(yōu)化Viterbi譯碼器，其中，優(yōu)化Viterbi譯碼器采用Viterbi譯碼優(yōu)化算法和數字電路設計的優(yōu)化算法，基本已涵蓋了當前Viterbi譯碼器的設計思路。對于RAKE接收機，描述了一種延遲和信道估計系數均不固定的接收方式，集信道估計、擴頻捕獲、解擴功能于一身，具有實時性強、捕獲速度快、易于實現的特點。本文所設計的Viterbi譯碼器和RAKE接收機均