1、隨著可編程邏輯器件的發(fā)展，F(xiàn)PGA的應(yīng)用已經(jīng)越來越廣泛，且用可編程邏輯器件代替?zhèn)鹘y(tǒng)的普通集成電路已成為一種發(fā)展的趨勢?？删幊踢壿嬈骷﨔PGA以其高集成度、高速度、開發(fā)周期短、穩(wěn)定性好而受到了人們的青睞，并得到了廣泛的應(yīng)用。 本文的主要工作是對一種適于數(shù)字通信系統(tǒng)的可編程邏輯器件宏單元結(jié)構(gòu)進行研究，并提出基于FPGA的原型驗證方法對宏單元結(jié)構(gòu)進行功能驗證，證明宏單元結(jié)構(gòu)的可行性以及在數(shù)字通信系統(tǒng)的應(yīng)用設(shè)計中應(yīng)具有的高性能和資源利用

2、率的優(yōu)越性。 本文首先分析和比較了目前各種可編程邏輯器件的結(jié)構(gòu)，提出一種LUT(Look Up Table)和多路選擇(MUX)的混合結(jié)構(gòu)，并對專用快速進位邏輯和級聯(lián)鏈設(shè)計、實現(xiàn)快速乘法運算的“與”門設(shè)計、多端口的輸出設(shè)計、多寄存器設(shè)計進行研究及改進，這些措施很大地改善了宏單元的數(shù)據(jù)處理速度和硬件資源利用率。然后，對所設(shè)計的宏單元邏輯實現(xiàn)能力和性能做了分析比較。最后通過實現(xiàn)兩種具代表性的電路來對所設(shè)計的宏單元結(jié)構(gòu)進行驗證，結(jié)果表