1、隨著CMOS集成電路工藝的發(fā)展， MOS管工藝特征尺寸減小，ADC速度得到不斷提高，但其電源電壓降低，使得信號輸入范圍減小，為了保持相同的信噪比，必須降低電路的熱噪聲(KT/C)，增加電容C，這反過來也降低ADC的速度。為了突破工藝限制，提高ADC采樣速率直接有效的方式是多個(gè)ADC并行工作，每個(gè)ADC在不同的相位采樣輸入信號，并在數(shù)字域重構(gòu)ADC輸出，即多通道時(shí)間交叉ADC(MTIADC)技術(shù)。如果每個(gè)通道ADC保持相同的參數(shù)特征(如失

2、調(diào)、增益、采樣時(shí)間、非線性等)，多通道時(shí)間交叉ADC提高采樣率的同時(shí)保持單個(gè)ADC相同精度。但是，由于集成電路在制造過程中不可避免的產(chǎn)生元件不匹配使得ADC輸出頻譜出現(xiàn)鏡像雜散信號和失調(diào)雜散信號，降低整個(gè)．ADC的動(dòng)態(tài)性能，如信噪比(SNR)，無雜散動(dòng)態(tài)范圍(SFDR)等。增益失配和時(shí)鐘失配使得ADC輸出頻譜出現(xiàn)鏡像的雜散譜線，失調(diào)失配在ADC輸出頻譜產(chǎn)生失調(diào)雜散譜線。 論文首先對多通道時(shí)間交叉ADC建立線性和非線性失配模型，從

3、理論上分析了多通道時(shí)間交叉ADC的失調(diào)失配、增益失配、時(shí)鐘失配和非線性失配對ADC性能的影響，在此基礎(chǔ)上研究多通道時(shí)間交叉ADC各種失配校準(zhǔn)算法和校準(zhǔn)方案，提出改進(jìn)的全局采樣時(shí)鐘降低通道間時(shí)鐘失配，采用最小平方算法(IMS)用于降低通道間失調(diào)失配、增益失配和非線性失配，并設(shè)計(jì)了相應(yīng)的校準(zhǔn)方案和校準(zhǔn)電路。 為了驗(yàn)證上述校準(zhǔn)算法和校準(zhǔn)方案，采用中芯國際0.18μm 1P6M混合信號CMOS工藝完成了10位四通道720MHz采樣率時(shí)間