1、隨著集成電路工藝技術(shù)的不斷進步，集成電路產(chǎn)業(yè)已經(jīng)進入深亞微米和納米工藝時代，工藝的進步對設(shè)計方法學(xué)提出了新的挑戰(zhàn)。過去VLSI設(shè)計者主要關(guān)心的是面積與速度，而現(xiàn)在，由于現(xiàn)代通信類和消費類產(chǎn)品需求的迅速增長，尤其是便攜式設(shè)備和無線設(shè)備的大量涌現(xiàn)都對集成電路的低功耗、高性能和小體積提出了更高要求。功耗問題已經(jīng)與面積和速度一起成了VLSI設(shè)計者關(guān)心的中心問題。功耗分析和優(yōu)化是VLSI低功耗設(shè)計問題的兩大主要內(nèi)容。其中功耗分析問題主要關(guān)心的是在

2、設(shè)計過程中不同的設(shè)計階段均可對功耗進行準(zhǔn)確估計，確保設(shè)計不違反設(shè)計功耗指標(biāo)，增加設(shè)計成功的信心。當(dāng)前，已有不少關(guān)于平均功耗估計的方法和EDA工具，所以本文著重于研究不同邏輯電路泄漏功耗、最大功耗的估計方法以及門控時鐘在低功耗設(shè)計中的應(yīng)用問題。 本文的主要工作如下：首先分析了CMOS電路功耗的組成和相應(yīng)的功耗模型，總結(jié)了已有的用于功耗估計的靜態(tài)方法和動態(tài)方法。 其次根據(jù)電路處于待機或空閑模式時，靜態(tài)功耗的大小與電路所處的狀

3、態(tài)有關(guān)的特點，提出了基于遺傳算法(GA)的CMOS電路泄漏功耗估計方法。通過該方法，能夠找出電路處于待機或空閑模式時產(chǎn)生靜態(tài)功耗最低的輸入向量。設(shè)計人員可以根據(jù)估計結(jié)果對設(shè)計進行修改。當(dāng)電路處于待機或空閑模式時，通過設(shè)計專門的電路模塊，將該向量加入電路的原始輸入端或部分模塊的輸入端，可以減小電路的靜態(tài)功耗。 第三，由于SRAM的模擬電路特點，已有的門級EDA工具無法估計SRAM的泄漏功耗。第四章給出了一種基于模擬的SRAM泄漏功

4、耗估計方法。在分析了SRAM邏輯結(jié)構(gòu)中各子電路的泄漏功耗的產(chǎn)生機制的基礎(chǔ)上，建立了SRAM的泄漏功耗模型，然后對SRAM的泄漏功耗進行估算。 第四，電路的最大功耗影響電路的可靠性、電源線和地線的設(shè)計等問題。第五章提出了基于遺傳模擬退火算法(GSAA)的CMOS組合集成電路最大功耗估計方法。同時對GA和GSAA做了對比，仿真結(jié)果表明GSAA比GA估計精度更好，速度更快。第六章將GSAA算法應(yīng)用于時序集成電路最大功耗估計。仿真結(jié)果表