1、MOS電流模邏輯(MCML)電路由于其較低的信號擺幅，以及與靜態(tài)CMOS邏輯電路相比具有更高的工作速度和較低的功耗，從而引起了廣泛的研究，這其中包括單軌電流模“與、或、非”傳統(tǒng)布爾(TB)邏輯的研究。此外在精簡電路和改善電路性能（例如面積、速度、功耗等）方面，與布爾邏輯電路相比更有優(yōu)勢的Reed-Muller(RM)邏輯也備受關(guān)注，其中RM指的是基于“與/異或”、“或/同或”等運(yùn)算集為基礎(chǔ)的邏輯函數(shù)。通過結(jié)合RM邏輯和電流模邏輯電路的優(yōu)

2、點(diǎn)，本文將開展基于電流模技術(shù)的RM邏輯單元研究，為電路在高頻、低功耗研究領(lǐng)域提供了新的思路。
　　在數(shù)字電路設(shè)計(jì)中，大量EDA工具的使用方便了集成電路的開發(fā)，而這些EDA工具所依賴的是標(biāo)準(zhǔn)單元庫的支持。另外，電路整體性能的改善在很大程度上也依賴于標(biāo)準(zhǔn)單元庫。正是由于標(biāo)準(zhǔn)單元庫的這些重要性，設(shè)計(jì)出高性能的標(biāo)準(zhǔn)單元庫是一件極有意義的研究工作。本文將基于SMIC130nm工藝，開展電流模 RM單元包的設(shè)計(jì)，依照IC設(shè)計(jì)流程，將整個(gè)設(shè)計(jì)分

3、為兩個(gè)部分，分別為：前端設(shè)計(jì)（或邏輯設(shè)計(jì)）和后端設(shè)計(jì)（也稱物理設(shè)計(jì)），設(shè)計(jì)過程中主要用到了Cadence和Synopsys公司的軟件。
　　課題主要研究內(nèi)容如下：
　　1、電流模電路結(jié)構(gòu)的設(shè)計(jì)研究。在SMIC130nm工藝下，研究電流模電路結(jié)構(gòu)，進(jìn)行性能和技術(shù)參數(shù)優(yōu)化，并使用HSPICE仿真軟件對電路進(jìn)行分析，達(dá)到電路性能的最優(yōu)；
　　2、電流模RM邏輯研究。通過對比傳統(tǒng)RM邏輯電路功耗延遲特性，和參照電流模邏輯結(jié)構(gòu)特

4、點(diǎn)，提出了基于多PDN型電流模RM邏輯新結(jié)構(gòu)；
　　3、電流模RM單元包的設(shè)計(jì)。設(shè)計(jì)流程包括利用Cadence和 Synopsys公司軟件對新結(jié)構(gòu)邏輯電路進(jìn)行功能仿真和版圖繪制，并完成各種技術(shù)文件的提取工作。
　　4、雙邏輯映射技術(shù)驗(yàn)證。針對雙邏輯電路，采用新建RM單元包對其邏輯綜合，查看綜合后單元包映射情況。
　　最后本文通過一個(gè)十進(jìn)制計(jì)數(shù)器從RTL到GDSII(Graphic Design System II)的設(shè)