1、隨著電子信息技術(shù)的飛速發(fā)展，高速數(shù)據(jù)采集處理技術(shù)廣泛應(yīng)用于水聲聲納、雷達(dá)、無線通信、信號處理等領(lǐng)域。高速數(shù)據(jù)采集系統(tǒng)正向著高采集速度、快速大量存儲等方向發(fā)展，并配備功能齊全的配套軟件及界面。近些年來，F(xiàn)PGA（現(xiàn)場可編程門陣列）在并行處理能力、高速信號處理能力等方面的優(yōu)點(diǎn)使得其在高速數(shù)據(jù)采集領(lǐng)域受到廣泛關(guān)注。另外，F(xiàn)PGA的設(shè)計靈活性、豐富的可擴(kuò)展接口使得基于FPGA的高速數(shù)據(jù)采集系統(tǒng)成為必然的發(fā)展趨勢。本設(shè)計基于FPGA完成高速數(shù)據(jù)采

2、集系統(tǒng)設(shè)計，該系統(tǒng)可實(shí)現(xiàn)高速數(shù)據(jù)采集、信號處理和存儲，并且具備顯示界面和高速信號源功能。核心處理器采用的是高性能Cyclone V SoC FPGA，以滿足各個模塊高速穩(wěn)定運(yùn)行。根據(jù)方案設(shè)計指標(biāo)合理的選用外圍芯片和電路，利用Cadence軟件完成原理圖的設(shè)計，編寫各模塊的驅(qū)動邏輯并構(gòu)建Nios II系統(tǒng)，并從總體設(shè)計構(gòu)想到各模塊的具體實(shí)現(xiàn)都做了詳細(xì)介紹。本設(shè)計的模數(shù)和數(shù)模轉(zhuǎn)換模塊采用的是支持高速信號傳輸?shù)腍SMC插口，并采用LVDS（低

3、電壓差分信號）信號作為傳輸信號；數(shù)據(jù)存儲模塊采用DDR3 SDRAM高速存儲器；并使用VGA顯示器作為顯示終端。
　　本文首先介紹了高速數(shù)據(jù)采集卡的硬件平臺，主要包括FPGA子板、ADC子板、DAC子板和DSP子板。FPGA子板是整個系統(tǒng)的設(shè)計核心，本論文對其設(shè)計原理以及思路作了詳細(xì)的介紹，包括供電電路、時鐘電路、存儲電路以及各接口等。然后對ADC子板和DAC子板作了介紹。其次，在硬件平臺的基礎(chǔ)上進(jìn)行驅(qū)動邏輯的設(shè)計和構(gòu)建Nios

4、II系統(tǒng)平臺。驅(qū)動邏輯包括模數(shù)、數(shù)模轉(zhuǎn)換邏輯、VGA和uPP接口邏輯。隨后詳細(xì)介紹了高速信號傳輸邏輯的設(shè)計思路以及高速信號的時序約束。SOPC（可編程片上系統(tǒng)）系統(tǒng)主要包括Nios II最小系統(tǒng)和高速數(shù)據(jù)存儲模塊，主要實(shí)現(xiàn)了基于DDR3 SDRAM的高速數(shù)據(jù)存儲。然后在Qsys集成工具下進(jìn)行HPS與FPGA的通信軟件設(shè)計。最后，在各個功能模塊完成調(diào)試驗(yàn)證后，通過對整個系統(tǒng)聯(lián)調(diào)測試驗(yàn)證了設(shè)計方案的正確性和系統(tǒng)的穩(wěn)定性，并且性能指標(biāo)達(dá)到了預(yù)