1、3D SRAM（三維集成靜態(tài)隨機(jī)存儲(chǔ)器）技術(shù)是突破傳統(tǒng)SRAM性能、功耗與面積等瓶頸的有效途徑。該技術(shù)通過使用TSV（through silicon via，硅通孔）縮短芯片關(guān)鍵路徑中的長(zhǎng)互連實(shí)現(xiàn)芯片性能的提升；將存儲(chǔ)陣列劃分并堆疊以減小全局互連的長(zhǎng)度實(shí)現(xiàn)存儲(chǔ)陣列功耗的降低；通過管芯（Die）堆疊的方式縮小芯片面積。本文以設(shè)計(jì)一款128Kb的高性能3D SRAM為目的，分析了不同的3D SRAM劃分策略，確立了基于子陣列劃分策略的結(jié)構(gòu)布

2、局與設(shè)計(jì)規(guī)范，并完成了該結(jié)構(gòu)的功能驗(yàn)證和性能評(píng)估。本文的創(chuàng)新與主要工作包括：
　　1.為了權(quán)衡3D SRAM中TSV開銷與關(guān)鍵路徑縮短的關(guān)系，采用線性規(guī)劃的方法，量化3D SRAM中TSV取代關(guān)鍵路徑的長(zhǎng)互連后等效負(fù)載的減小值。從而能給3D SRAM設(shè)計(jì)者提供一個(gè)合適的TSV使用策略。在此基礎(chǔ)上，通過權(quán)衡三種不同劃分策略的所帶來的延時(shí)收益，確定了3D SRAM中的最優(yōu)劃分策略。
　　2.為了對(duì)子陣列劃分粒度的延時(shí)優(yōu)勢(shì)進(jìn)行普遍

3、性分析，本文在子陣列劃分粒度下對(duì)存儲(chǔ)陣列關(guān)鍵路徑進(jìn)行了建模，通過將該模型與傳統(tǒng)結(jié)構(gòu)的延遲模型進(jìn)行對(duì)比，分析得出子陣列劃分粒度的延時(shí)能降低40％以上。
　　3.為了更好的發(fā)揮3D SRAM結(jié)構(gòu)優(yōu)勢(shì)，本文提出了一種優(yōu)化的3D SRAM結(jié)構(gòu)布局；以TSV取代長(zhǎng)互連線為出發(fā)點(diǎn)，權(quán)衡了不同劃分策略所帶來的性能收益，從而確定了3D SRAM中的劃分策略。本文針對(duì)128Kb的容量確立了較為合理的設(shè)計(jì)規(guī)范：將整個(gè)存儲(chǔ)塊分成16個(gè)子存儲(chǔ)陣列，子陣列