1、隨著功率集成電路技術(shù)的不斷發(fā)展，功率器件的研究受到了廣泛關(guān)注。LDMOS器件易于實現(xiàn)與低壓電路的集成而被廣泛應(yīng)用于功率集成電路中。LDMOS的設(shè)計主要圍繞著擊穿電壓和特征導(dǎo)通電阻之間的合理折衷來進行。本文所做工作主要包括:對N阱漂移區(qū)LDMOS與外延漂移區(qū)LDMOS進行對比分析，設(shè)計并優(yōu)化薄外延結(jié)構(gòu)的分段P型降場層DoubleRESURF LDMOS;設(shè)計兼容BCD技術(shù)的分段P型降場層結(jié)構(gòu)器件的工藝流程;設(shè)計器件版圖，利用版圖結(jié)構(gòu)提高器

2、件可靠性，防止寄生效應(yīng)的發(fā)生。
　　 本文對用N-well漂移區(qū)雙RESURF LDMOS與外延漂移區(qū)雙RESURFLDMOS進行了對比分析研究。采用數(shù)值模擬軟件Sentaurus TCAD分析了N型漂移區(qū)與P型降場層參數(shù)對器件擊穿電壓和導(dǎo)通電阻的影響。列舉了幾種新型LDMOS結(jié)構(gòu)并分析了其優(yōu)點與缺點。提出分段P型降場層結(jié)構(gòu)的薄外延Double RESURF LDMOS，采用分段的P-top層與柵漏場板互相作用削弱器件表面存在的

3、尖峰電場。通過理論分析與數(shù)值模擬驗證，該結(jié)構(gòu)可以使器件表面電場更加平坦化，器件擊穿電壓從718V提高到783V，同時比導(dǎo)通電阻降低了5％。
　　 本文在大量工藝模擬仿真的基礎(chǔ)上對薄外延分段P型降場層結(jié)構(gòu)器件的工藝流程進行了合理設(shè)計，兼容BCD技術(shù)，在版圖設(shè)計中，通過對SN、SP與PR層次版圖的改造提高器件的可靠性，防止寄生三極管導(dǎo)通，降低Kirk效應(yīng)的影響。
　　 通過實驗驗證，被測管芯擊穿電壓達到742V，同時具有良好