1、當(dāng)代超大規(guī)模集成電路設(shè)計(jì)日趨成熟，集成電路產(chǎn)業(yè)已經(jīng)成為現(xiàn)代工業(yè)發(fā)展的基石，已經(jīng)被廣泛的應(yīng)用到計(jì)算機(jī)、通訊、互聯(lián)網(wǎng)、制造業(yè)等。當(dāng)工藝發(fā)展到深亞微米的時(shí)候，功耗對(duì)電路的影響已經(jīng)成為集成電路設(shè)計(jì)中的不可忽略的問題。功耗不但直接影響芯片的封裝形式和成本，而且過高的功耗將導(dǎo)致芯片熱量的增加，直接影響著芯片的可靠性。同時(shí)片上系統(tǒng)的設(shè)計(jì)是集成電路工藝提高的必然結(jié)果。對(duì)電路的性能、功耗、成本和可靠性都非常有利，已經(jīng)成為集成電路發(fā)展的方向。但由于門數(shù)較多

2、，功耗也就成為一個(gè)設(shè)計(jì)中的瓶頸問題。 無線接入SOC芯片是無線自組織網(wǎng)的節(jié)點(diǎn)芯片，無線傳感網(wǎng)絡(luò)的上層協(xié)議采用的是基于IEEE802.15.4自行開發(fā)的協(xié)議，主要是針對(duì)低功耗、低速率的應(yīng)用，數(shù)據(jù)傳輸速率在100Kps左右。本文研究了該芯片從邏輯綜合到物理實(shí)現(xiàn)各個(gè)階段的低功耗設(shè)計(jì)及其實(shí)施方法，為芯片的低功耗設(shè)計(jì)提供了方法和流程上的參考。該設(shè)計(jì)在芯片中均獲得了有效的驗(yàn)證，可以應(yīng)用在其它芯片設(shè)計(jì)中。為其它的芯片設(shè)計(jì)奠定基礎(chǔ)。 全

3、文首先詳細(xì)闡述了低功耗設(shè)計(jì)技術(shù)的發(fā)展?fàn)顩r以及研究意義，接下來具體分析了功耗的組成，以及在邏輯設(shè)計(jì)階段動(dòng)態(tài)功耗和靜態(tài)功耗的優(yōu)化方法。論文以無線接入SOC芯片為例，基于Cadence的EDA平臺(tái)，對(duì)無線接入SOC芯片在邏輯綜合階段進(jìn)行了低功耗的優(yōu)化，主要采用的是門控時(shí)鐘方法，并比較了優(yōu)化結(jié)果；同時(shí)對(duì)無線接入SOC芯片完成了后端設(shè)計(jì)，并對(duì)于物理實(shí)現(xiàn)的每個(gè)過程中的功耗優(yōu)化策略進(jìn)行了詳細(xì)研究。在布局階段：通過不斷分析比較得到了最佳功耗布局方案；在