1、隨著通信中數(shù)據(jù)流量的不斷增長，對于通信速率的要求也越來越高。在這種形勢下，高速串行數(shù)字通信體現(xiàn)出比傳統(tǒng)的并行數(shù)據(jù)傳輸方式更大的優(yōu)勢?；赟erDes的高速串行通信技術(shù)應(yīng)用廣泛，由于采用差分信號傳輸代替單端信號，從而在信號傳輸過程中增強(qiáng)了抗噪聲、抗干擾能力。同時，由于采用時鐘和數(shù)據(jù)恢復(fù)技術(shù)代替同時傳輸數(shù)據(jù)和時鐘，從而解決了限制數(shù)據(jù)傳輸速率的信號時鐘偏移問題。這樣，基于SerDes的高速串行接口突破了傳統(tǒng)并行I/O接口的數(shù)據(jù)傳輸瓶頸，大大提

2、高了數(shù)據(jù)傳輸?shù)臄?shù)據(jù)率，正在成為一種通用的I/O接口標(biāo)準(zhǔn)，將取代傳統(tǒng)并行總線而成為高速接口技術(shù)的主流。 本文介紹了一種新的全數(shù)字電路設(shè)計的異步數(shù)據(jù)時鐘捕獲技術(shù)，該技術(shù)是基于FPGA來設(shè)計和實現(xiàn)的，稱為SoftSerDes技術(shù)。 FPGA繼承了ASIC的大規(guī)模，高集成度和高可靠性的優(yōu)點，但克服了普通Asic設(shè)計周期長，投資大，靈活性差的缺點，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的理想首選。而將SerDes應(yīng)用在FPGA中可以實現(xiàn)數(shù)據(jù)

3、大量收發(fā)，提高數(shù)據(jù)的總體流量。與傳統(tǒng)的SerDes芯片相比，SoftSerDes有比較高的抗干擾能力，低功率損耗，用FPGA實現(xiàn)更易于對新產(chǎn)品進(jìn)行升級，所以在大規(guī)模FPGA設(shè)計中有著廣泛的應(yīng)用前景。 論文介紹了SerDes技術(shù)和FPGA設(shè)計中用到的相關(guān)軟件工具。在對SoftSerDes模塊進(jìn)行功能仿真，證明該技術(shù)可以達(dá)到預(yù)期功能的基礎(chǔ)上，按照FPGA的設(shè)計流程，在FPGA中通過仿真、綜合、布局布線、下載調(diào)試項目中的相關(guān)模塊，并通