1、隨著集成技術(shù)的不斷進步，集成電路的規(guī)模越來越大，片上網(wǎng)絡(luò)(Network-on-Chip, NoC)逐漸向三維架構(gòu)發(fā)展。3D NoC采用硅通孔(Through-Silicon-Via, TSV)技術(shù)實現(xiàn)層與層之間的垂直互聯(lián)，以減短互連線的長度，降低延時和功耗，同時，3D NoC具有系統(tǒng)集成度高，封裝密度大等優(yōu)點。測試是3D NoC技術(shù)的重要環(huán)節(jié)，而3D NoC多樣的體系結(jié)構(gòu)和復(fù)雜的互連邏輯使測試方案的設(shè)計和實施變得愈加困難，時間成本愈來

2、愈高。同時，由于TSV制作工藝復(fù)雜、成本較高、散熱困難，在3D NoC中應(yīng)盡可能地減少TSV的占用數(shù)量，3D NoC測試時同樣有必要盡可能降低TSV的使用數(shù)量。因此，提出一種高效的測試規(guī)劃方法以縮短測試時間，提高 TSV利用率，降低測試成本具有重要的研究價值。
　　本研究首先分析了3DNoC的基本架構(gòu)和IP核測試相關(guān)技術(shù)，其次在帶分復(fù)用的測試策略下，重用 NoC作為測試訪問機制，利用改進的量子進化算法（Improved Quant

3、um-Inspired Evolutionary Algorithm，IQEA）對3D NoC實施測試規(guī)劃研究，將I/O、TSV資源合理有效地分配給各個內(nèi)核，并研究各層的測試TSV配置方案，以縮短測試時間，提高 TSV的利用率。為了提高算法性能，本文引入旋轉(zhuǎn)角動態(tài)調(diào)整策略與量子變異策略，在個體更新時，量子旋轉(zhuǎn)門旋轉(zhuǎn)角的大小隨著適應(yīng)度值動態(tài)調(diào)整，以加快收斂，同時針對種群中適應(yīng)度較差的個體采用受控量子旋轉(zhuǎn)門實施變異操作，以增加種群多樣性，確