1、隨著集成電路制造工藝的迅速發(fā)展和設(shè)計水平的飛速提高,出現(xiàn)了系統(tǒng)芯片SOC,并逐漸發(fā)展成為當(dāng)今的一種主流技術(shù)。同時集成電路的測試變得越來越復(fù)雜,成為了SOC設(shè)計的一個主要“瓶頸”。因此,對SOC特別是其內(nèi)部的IP核進(jìn)行有效的測試以及SOC的測試結(jié)構(gòu)優(yōu)化成為了當(dāng)前有待研究解決的問題。
　　SOC的一種通用測試結(jié)構(gòu)包括了核測試包封(CTW)和測試訪問機(jī)制(TAM)。本文對基于IEEE P1500環(huán)的測試包封和基于測試總線的測試訪問機(jī)制做

2、了研究,包括它們的結(jié)構(gòu)、功能和優(yōu)化,并給出了SOC測試優(yōu)化的四層模型。假定平鋪型SOC的測試結(jié)構(gòu)優(yōu)化研究并不符合實(shí)際SOC的要求,因?yàn)閺?fù)用技術(shù)的廣泛使用,實(shí)際的SOC大多都是層次型的。本文研究了層次型SOC的多級TAM測試結(jié)構(gòu),重點(diǎn)研究了層次型IP核的分類以及層次型SOC的兩類設(shè)計模型,并分類建立了層次型SOC的測試結(jié)構(gòu)優(yōu)化模型。
　　本文引入了黑盒的思想模糊掉層次型子核與單核的PW問題處理,將平鋪型SOC測試結(jié)構(gòu)優(yōu)化和層次型SO

3、C測試結(jié)構(gòu)優(yōu)化統(tǒng)一在了一個測試框架之下。從宏觀看,該測試框架忽視黑盒內(nèi)的結(jié)構(gòu)變化,簡化了多級TAM優(yōu)化;從微觀上看,對于黑盒內(nèi)不同的IP子核細(xì)致處理,逐級向下伸展,最終達(dá)到了多級TAM優(yōu)化的目的。在對層次型SOC測試結(jié)構(gòu)研究的基礎(chǔ)上,本文將量子計算應(yīng)用到SOC測試結(jié)構(gòu)優(yōu)化中,并基于搜索算法的一個特性假設(shè)建立了解決PPAW的啟發(fā)式流程,大大節(jié)省了CPU的計算時間。在模型建立過程中,由于IP核可以分配到多條測試訪問機(jī)制上,而量子進(jìn)化算法存在