1、隨著集成電路密度的提高，系統(tǒng)中各個(gè)組件的復(fù)雜度急劇增大，為了應(yīng)對(duì)不斷增加的晶體管密度、更高的時(shí)鐘頻率、更低的功耗以及面向市場(chǎng)的壓力，半導(dǎo)體行業(yè)將注意力從單芯片單處理器轉(zhuǎn)移到單芯片多處理器和多芯片多處理器。目前的多處理器大多通過(guò)總線方式互聯(lián)，然而，當(dāng)處理單元數(shù)量增大到一定規(guī)模后，系統(tǒng)設(shè)計(jì)人員在設(shè)計(jì)互聯(lián)結(jié)構(gòu)時(shí)可能面臨前所未有的挑戰(zhàn)，以往基于總線的設(shè)計(jì)方法由于不可避免的存在數(shù)據(jù)沖突，缺乏可擴(kuò)展性和可預(yù)測(cè)性，不能滿(mǎn)足未來(lái)多核系統(tǒng)在性能、功率、時(shí)

2、序收斂和擴(kuò)展性等方面的發(fā)展需求。因此設(shè)計(jì)一個(gè)高效的高速互連結(jié)構(gòu)是多核處理系統(tǒng)設(shè)計(jì)的一個(gè)關(guān)鍵。
　　論文設(shè)計(jì)了面向多核陣列的高速互聯(lián)結(jié)構(gòu)，并在硬件平臺(tái)上進(jìn)行了實(shí)現(xiàn)。多核陣列高速互連結(jié)構(gòu)主要采用片上網(wǎng)絡(luò)的方式進(jìn)行互聯(lián)，在跨越芯片和跨越板卡時(shí)我們采用高速串行接口進(jìn)行數(shù)據(jù)轉(zhuǎn)換，以擴(kuò)展多核的規(guī)模。論文首先研究了高速互連接口，介紹了高速互連接口中的幾個(gè)核心技術(shù)，如串并轉(zhuǎn)換、數(shù)據(jù)編碼、時(shí)鐘恢復(fù)、數(shù)據(jù)同步等，并基于硬件平臺(tái)利用IBERT給出了測(cè)試

3、Xilinx高速接口的步驟和測(cè)試結(jié)果，結(jié)果表明高速串行通道的誤碼率優(yōu)于8 E?14，同時(shí)給出了自定協(xié)議測(cè)試和SRIO協(xié)議測(cè)試結(jié)果，測(cè)試通過(guò)。接著研究了NoC，對(duì)比了路由協(xié)議、交換結(jié)構(gòu)、可靠性等核心部件，選擇了性能和實(shí)現(xiàn)復(fù)雜度折中的方案，并給出了對(duì)應(yīng)的硬件設(shè)計(jì)方案，從NI設(shè)計(jì)到路由器設(shè)計(jì)，從幀格式定義緩存大小的計(jì)算。然后給出了片內(nèi)NoC和片間高速串行通道互聯(lián)的實(shí)現(xiàn)方案，并利用SRIO通道和光通道拉通了PC和FPGA之間的雙向通道，實(shí)現(xiàn)了數(shù)